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TACS-RF 用 Claude Opus 4.8 驱动 EDA 工具设计射频芯片
研究提出 TACS-RF 框架，由 Claude Opus 4.8 编码智能体直接驱动 Cadence Virtuoso/Spectre、Calibre、EMX 与 Ansys HFSS 等工业 EDA 工具设计射频与毫米波模块。在 90nm SiGe BiCMOS 工艺上半自主完成 240-25…
arXiv cs.AI7 天前
#EDA
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SGAnalog：基于开源流片硅的端到端模拟电路基准
论文发布 SGAnalog，一个基于 Tiny Tapeout 流片的人类设计开源模拟电路基准，包含 273 个拓扑各异的设计，评估原理图到网表的转写与器件尺寸设定两项任务。在 66 个转写任务上最强模型仅达 56.1% 精确图同构，且多数模型从小规模到中等规模性能骤降；尺寸任务中领先模型达 91…
arXiv cs.AI27 天前
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PlaceReasoner-Beta：推理驱动的宏单元布局
论文提出 PlaceReasoner-Beta，一个验证器引导的多智能体框架，将 VLSI 宏单元布局重构为闭环推理问题，由 VLM 规划器生成候选布局并经几何与物理验证器迭代优化。同时发布开源端到端基准 PlaceReasoner-Bench，在方形任务上较经典基线将布线后 TNS 降低 61.…
arXiv cs.AI42 天前
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十五五规划推动集成电路全链条攻关
《电子信息制造业发展“十五五”规划》提出推动集成电路全链条攻关，发展高性能处理器、高密度存储器、高可靠性模拟和数模混合芯片等高端产品。规划要求做精成熟制程、提高先进制程能力，推动先进封装测试与宽禁带半导体产业化，并加快发展EDA与IP核。
36氪48 天前
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Zero ASIC 推出面向 AI 时代的自动布线器 DeepRoute
Zero ASIC 发布 DeepRoute，一款专为 AI 时代芯片设计打造的自动布线器（autorouter）。该工具旨在提升复杂芯片设计的布线效率，相关细节在其博客与锦标赛活动中公布。
Hacker News – AI24 天前
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ChipMEM：面向 EDA 智能体的验证锚定记忆
论文提出 ChipMEM，一种面向 EDA 智能体的验证锚定记忆层，将跨任务过程性记忆与轨迹内统计引导结合。过程性技能仅在通过综合、仿真或形式验证后才被蒸馏存储，贝叶斯组件对工具调用结果做层次 Beta 估计并排序恢复策略。在 RTLRewriter-Bench 与 CVDP 上，等价通过率与面积…
arXiv cs.LG39 天前
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第叁范式发布GPU原生跨尺度电磁仿真软件
第叁范式发布国内首款GPU原生跨尺度系统级电磁仿真软件，将仿真能力前移到设计流程前端。该产品借助GPU加速实现跨尺度系统级电磁仿真，有望提升芯片与电子系统设计效率。
InfoQ AI45 天前
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