PlaceReasoner-Beta：推理驱动的宏单元布局
原文标题：PlaceReasoner-Beta: Reasoning-Driven Macro Placement and Benchmarking
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论文提出 PlaceReasoner-Beta，一个验证器引导的多智能体框架，将 VLSI 宏单元布局重构为闭环推理问题，由 VLM 规划器生成候选布局并经几何与物理验证器迭代优化。同时发布开源端到端基准 PlaceReasoner-Bench，在方形任务上较经典基线将布线后 TNS 降低 61.2%。
- 问题
- VLSI 宏单元布局依赖手工代理目标和一次性数值优化，难以纳入视觉与物理反馈。
- 方法
- 用 VLM 规划器生成候选布局，再由几何验证器、物理验证器和布线后优化器闭环迭代。
- 结果
- 在自建 PlaceReasoner-Bench 方形任务上，布线后 TNS 较经典基线降低 61.2%。
- 影响
- 把芯片布局从黑盒优化转向可验证推理闭环，为 EDA 工具链引入多智能体范式。
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PlaceReasoner-Beta 用 VLM 规划器加双验证器闭环做宏单元布局，方形任务布线后 TNS 较经典基线降 61.2%。
- •把 VLSI 宏单元布局从一次性数值优化，重构为验证器引导的闭环推理问题。
- •VLM 规划器依据布局图、宏规格与连接结构生成候选；几何验证器保证物理合法性与专家布局原则。
- •物理验证器用早期实现反馈精修，布线后优化器再用最终 PPA 改进有潜力的布局。
- •发布开源端到端基准 PlaceReasoner-Bench：8 个设计、两种长宽比共 16 个任务，固定布局与 I/O，只比宏位置与朝向。
- •评估用布线后 PPA 与 DRC 而非布线前代理指标；方形任务上布线后 TNS 较经典基线降低 61.2%。
为什么重要：用布线后真实 PPA 而非代理指标评估，并开源基准，对 EDA 领域判断「LLM 能否进入物理设计闭环」提供了可复现的比较基础。
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